第1章　數(shù)字集成電路設(shè)計概述001
1.1　數(shù)字集成電路的發(fā)展歷史與現(xiàn)狀002
1.1.1　機械式計算機的啟蒙時代002
1.1.2　電子技術(shù)和半導(dǎo)體技術(shù)的誕生和發(fā)展002
1.2　現(xiàn)代數(shù)字IC 設(shè)計方法的發(fā)展005
1.2.1　自底向上的設(shè)計方法005
1.2.2　自頂向下的設(shè)計方法005
1.2.3　自頂向下與自底向上相結(jié)合的設(shè)計方法006
1.3　數(shù)字IC 前端設(shè)計語言及后端設(shè)計軟件（EDA） 006
1.3.1　Verilog 硬件描述語言007
1.3.2　VHDL 007
1.3.3　驗證和驗證語言007
1.3.4　數(shù)字IC 設(shè)計后端EDA 工具008
1.4　數(shù)字IC 的設(shè)計模式008
1.4.1　全定制設(shè)計模式008
1.4.2　標準單元設(shè)計模式009
1.4.3　門陣列設(shè)計模式009
1.4.4　宏模塊設(shè)計模式009
1.4.5　FPGA 設(shè)計模式009
1.4.6　不同設(shè)計模式的比較009
1.5　數(shù)字IC 設(shè)計面臨的挑戰(zhàn)010
1.5.1　工藝極限的挑戰(zhàn)010
1.5.2　投資風(fēng)險的挑戰(zhàn)010
1.5.3　IC 工程師面臨的挑戰(zhàn)011
1.5.4　項目管理上的挑戰(zhàn)011
1.6　集成電路的分類011
1.6.1　按用途分類011
1.6.2　按集成度分類011
1.6.3　按設(shè)計與制造過程分類012
1.7　與集成電路設(shè)計與制造相關(guān)的常用術(shù)語和基本概念012
1.8　集成電路設(shè)計質(zhì)量評價014

第2章　數(shù)字集成電路設(shè)計流程016
2.1　數(shù)字集成電路設(shè)計流程簡介017
2.2　系統(tǒng)體系結(jié)構(gòu)設(shè)計017
2.2.1　系統(tǒng)體系結(jié)構(gòu)設(shè)計的內(nèi)容及方法017
2.2.2　系統(tǒng)體系結(jié)構(gòu)設(shè)計實例018
2.3　RTL 代碼編寫045
2.4　RTL 代碼功能仿真046
2.5　綜合優(yōu)化048
2.6　可測性設(shè)計051
2.7　后端布局布線051
2.8　時序仿真052
2.9　靜態(tài)時序分析與時序收斂053
2.9.1　靜態(tài)時序分析053
2.9.2　時序收斂053
2.10　CMOS 工藝選擇053
2.11　IC 產(chǎn)業(yè)的變革及對設(shè)計方法的影響054

第3章　Verilog 硬件描述語言056
3.1　引言057
3.2　Verilog HDL 基本結(jié)構(gòu)057
3.2.1　簡單的Verilog HDL 例子057
3.2.2　Verilog HDL 的基本結(jié)構(gòu)059
3.2.3　邏輯功能定義059
3.2.4　關(guān)鍵字060
3.2.5　標識符060
3.2.6　編寫Verilog HDL 源代碼的標準061
3.3　數(shù)據(jù)類型及常量、變量062
3.4　運算符及表達式066
3.5　語句069
3.6　賦值語句和塊語句070
3.7　條件語句073
3.8　循環(huán)語句075
3.9　結(jié)構(gòu)說明語句078
3.10　編譯預(yù)處理語句083
3.11　語句的順序執(zhí)行與并行執(zhí)行085
3.12　不同抽象級別的Verilog HDL 模型086
3.13　設(shè)計技巧088

第4章　基于Verilog HDL 的邏輯設(shè)計方法091
4.1　基本組合電路的設(shè)計方法092
4.2　基本時序電路設(shè)計097
4.3　同步狀態(tài)機的設(shè)計方法099
4.4　存儲模塊設(shè)計117
4.5　復(fù)雜數(shù)字系統(tǒng)的邏輯設(shè)計121
4.5.1　算法狀態(tài)機圖121
4.5.2　數(shù)據(jù)通道/控制器劃分122
4.5.3　復(fù)雜數(shù)字系統(tǒng)的設(shè)計方法123
4.6　復(fù)雜數(shù)字系統(tǒng)設(shè)計舉例——多周期處理機設(shè)計123
4.6.1　多周期處理機Verilog RTL 代碼123
4.6.2　多周期處理機測試代碼128
4.6.3　多周期處理機功能仿真129
4.7　可綜合的Verilog RTL 設(shè)計129
4.7.1　可綜合的組合電路設(shè)計130
4.7.2　可綜合的時序電路設(shè)計131
4.8　代碼書寫風(fēng)格132

第5章　數(shù)字集成電路設(shè)計的驗證方法133
5.1　數(shù)字集成電路設(shè)計驗證的原理與方法134
5.2　軟件仿真舉例1：RSA 加密處理器仿真135
5.3　軟件仿真舉例2：基于USB 的RSA 加密處理器的功能仿真139
5.4　軟件仿真舉例3：AES 加密處理器的時序仿真143
5.5　硬件仿真舉例：基于USB 的AES/RSA 加密處理器的硬件仿真146
5.6　驗證平臺編碼風(fēng)格150
5.7　驗證平臺模塊設(shè)計150
5.8　驗證平臺結(jié)構(gòu)設(shè)計154
5.9　斷言155
5.10　驗證質(zhì)量評估156

第6章　EDA 工具的原理及使用方法158
6.1　ModelSim 的使用方法159
6.1.1　ModelSim 概覽159
6.1.2　基本仿真流程160
6.1.3　ModelSim 工程165
6.1.4　基于多庫的仿真171
6.1.5　在波形窗口中查看仿真結(jié)果174
6.1.6　利用ModelSim 進行時序仿真178
6.2　Quartus Ⅱ的使用方法180
6.2.1　可編程邏輯設(shè)計流程180
6.2.2　設(shè)計輸入190
6.2.3　綜合198
6.2.4　仿真202
6.2.5　布局布線205
6.2.6　基于塊的設(shè)計211
6.2.7　時序分析215
6.2.8　時序逼近220
6.2.9　編程與配置224
6.2.10　調(diào)試228
6.2.11　工程更改管理231
6.2.12　系統(tǒng)級設(shè)計234
6.2.13　軟件開發(fā)238

第7章　基于FPGA 的集成電路設(shè)計方法241
7.1　FPGA 基礎(chǔ)知識242
7.2　FPGA 的基本結(jié)構(gòu)242
7.2.1　Cyclone Ⅳ系列FPGA 器件概述242
7.2.2　Cyclone Ⅳ器件的邏輯單元和邏輯陣列模塊246
7.2.3　Cyclone Ⅳ器件中的存儲器模塊250
7.2.4　Cyclone Ⅳ器件中的嵌入式乘法器253
7.3　FPGA 的設(shè)計流程256
7.4　基于FPGA 設(shè)計與實現(xiàn)集成電路的EDA 工具259
7.4.1　基于Quartus Prime 的FPGA 設(shè)計流程259
7.4.2　啟動Quartus Prime 軟件259
7.4.3　創(chuàng)建一個新的工程260
7.4.4　輸入用Verilog 代碼描述的設(shè)計模型263
7.4.5　編譯設(shè)計電路266
7.4.6　引腳分配267
7.4.7　FPGA 芯片的編程與配置268
7.4.8　對所設(shè)計的電路進行測試270

第8章　低功耗設(shè)計技術(shù)271
8.1　低功耗設(shè)計的背景和意義272
8.2　低功耗設(shè)計技術(shù)的發(fā)展趨勢273
8.3　常用的低功耗設(shè)計技術(shù)介紹275

第9章　可測性設(shè)計方法278
9.1　可測性設(shè)計的背景及意義279
9.2　可測性設(shè)計的基本概念與方法279
9.2.1　常用縮略語解釋279
9.2.2　DFT 的常用方法280
9.3　基于ATPG 的掃描測試284
9.3.1　掃描測試的基本原理284
9.3.2　掃描測試的主要階段285
9.3.3　掃描測試的基本時序286
9.3.4　掃描設(shè)計的注意事項287
9.4　邊界掃描電路設(shè)計288
9.4.1　邊界掃描簡介288
9.4.2　邊界掃描電路結(jié)構(gòu)289
9.4.3　TAP 控制器及指令集289
9.4.4　基于BSD Compiler 的邊界掃描電路設(shè)計方法292

第10章　SoC 設(shè)計方法297
10.1　SoC 概述297
10.2　SoC 設(shè)計流程300
10.2.1　軟硬件協(xié)同設(shè)計300
10.2.2　基于標準單元的SoC 芯片設(shè)計流程302
10.3　SoC 系統(tǒng)結(jié)構(gòu)設(shè)計305
10.4　IP 復(fù)用的設(shè)計方法314
10.5　SoC 驗證方法318

第11章　AES 密碼處理器設(shè)計與驗證（方案1） 320
11.1　AES 算法描述321
11.1.1　數(shù)學(xué)預(yù)備知識321
11.1.2　符號和習(xí)慣用語322
11.1.3　AES 加密算法323
11.1.4　AES 解密算法326
11.1.5　密鑰擴展329
11.2　AES 密碼處理器的體系結(jié)構(gòu)設(shè)計330
11.2.1　AES 密碼處理器框圖及外部信號說明330
11.2.2　AES 密碼處理器模塊結(jié)構(gòu)圖331
11.2.3　AES 密碼處理器各子模塊設(shè)計方案331
11.3　AES 密碼處理器的Verilog 模型設(shè)計342
11.4　AES 密碼處理器的功能仿真355
11.4.1　密鑰擴展仿真結(jié)果355
11.4.2　加密仿真結(jié)果356
11.4.3　解密仿真結(jié)果357
11.5　基于FPGA 的AES 密碼處理器的實現(xiàn)與測試358
11.5.1　基于FPGA 的AES 密碼處理器的綜合與時序仿真358
11.5.2　基于FPGA 的AES 密碼處理器的實現(xiàn)與測試361

第12章　AES 密碼處理器設(shè)計與驗證（方案2） 365
12.1　AES 密碼處理器體系結(jié)構(gòu)設(shè)計366
12.1.1　AES 密鑰擴展模塊電路結(jié)構(gòu)設(shè)計367
12.1.2　AES 加/解密模塊電路結(jié)構(gòu)設(shè)計368
12.1.3　提高性能和降低成本采用的技術(shù)368
12.2　AES 密碼處理器Verilog RTL 模型設(shè)計369
12.3　AES 密碼處理器功能仿真382
12.4　AES 密碼處理器綜合及性能、規(guī)模分析384
12.5　AES 密碼處理器綜合后時序仿真385
12.6　AES 密碼處理器布局布線385
12.7　AES 密碼處理器版圖后物理檢查（DRC、LVS） 386
12.8　AES 密碼處理器版圖后性能、規(guī)模、功耗分析387
12.9　AES 密碼處理器版圖后時序仿真387
12.10　AES 密碼處理器基于FPGA 的綜合、布局布線及分析388
12.11　AES 密碼處理器基于FPGA 的實現(xiàn)與測試389
12.12　AES 密碼處理器使用說明390

第13章　SM4 密碼處理器設(shè)計與驗證391
13.1　SM4 密碼算法簡介392
13.1.1　說明與定義392
13.1.2　SM4 加/解密算法393
13.1.3　SM4 密鑰擴展算法393
13.1.4　SM4 加密實例394
13.2　SM4 密碼處理器體系結(jié)構(gòu)設(shè)計395
13.3　SM4 密碼處理器Verilog RTL 模型設(shè)計397
13.4　SM4 密碼處理器功能仿真408
13.5　SM4 密碼處理器綜合及性能、規(guī)模、功耗分析410
13.6　SM4 密碼處理器綜合后時序仿真412
13.7　SM4 密碼處理器布局布線413
13.8　SM4 密碼處理器物理驗證（DRC、LVS） 414
13.9　SM4 密碼處理器布局布線后性能、規(guī)模、功耗分析414
13.10　SM4 密碼處理器版圖后時序仿真415
13.11　SM4 密碼處理器FPGA 驗證415

第14章　RSA 密碼處理器設(shè)計與驗證419
14.1　RSA 算法描述420
14.2　RSA 算法硬件實現(xiàn)原理421
14.3　RSA 密碼處理器體系結(jié)構(gòu)設(shè)計422
14.3.1　RSA 控制模塊設(shè)計423
14.3.2　參數(shù)寄存器模塊設(shè)計428
14.3.3　數(shù)據(jù)選擇器模塊設(shè)計429
14.3.4　模乘模塊設(shè)計429
14.4　RSA 密碼處理器主要RTL 代碼設(shè)計433
14.5　RSA 密碼處理器功能仿真440
14.5.1　模乘模塊功能仿真440
14.5.2　RSA 密碼處理器功能仿真441
14.6　RSA 密碼處理器基于FPGA 的綜合、布局布線與性能、規(guī)模、功耗分析442
14.7　RSA 密碼處理器基于FPGA 的實現(xiàn)與測試444
14.8　基于ASIC 標準單元工藝庫對RSA 密碼處理器進行綜合及分析445
14.9　對綜合后的RSA 密碼處理器進行布局布線及分析447
14.10　附錄（表14-17） 448

第15章　基于RISC-Ⅴ處理器和密碼協(xié)處理器的SoC 設(shè)計453
15.1　密碼算法簡介454
15.1.1　AES 算法454
15.1.2　RSA 算法455
15.2　SoC 體系結(jié)構(gòu)設(shè)計456
15.2.1　領(lǐng)域?qū)Ｓ皿w系結(jié)構(gòu)456
15.2.2　SoC 系統(tǒng)結(jié)構(gòu)457
15.2.3　擴展指令編碼457
15.3　協(xié)處理器設(shè)計與功能仿真459
15.3.1　AES 算法核設(shè)計459
15.3.2　RSA 算法核設(shè)計461
15.3.3　EAI 接口控制邏輯的設(shè)計462
15.3.4　功能仿真465
15.4　FPGA 實現(xiàn)與測試467
15.4.1　FPGA 測試方案467
15.4.2　測試程序開發(fā)468
15.4.3　SoC 測試結(jié)果469
15.5　后端設(shè)計470
15.5.1　綜合470
15.5.2　綜合后的靜態(tài)時序分析471
15.5.3　形式驗證472
15.5.4　布局布線474
15.5.5　布局布線后的靜態(tài)時序分析478
15.5.6　時序仿真479
15.5.7　物理驗證480
15.6　設(shè)計結(jié)果分析481

參考文獻484