目錄�おお�
第1章數(shù)字邏輯基礎(chǔ)

1．1數(shù)字邏輯系統(tǒng)

1．1．1數(shù)字信號

1．1．2數(shù)字波形

1．1．3數(shù)字邏輯系統(tǒng)特點(diǎn)

1．2計算機(jī)系統(tǒng)

1．2．1計算機(jī)系統(tǒng)組成

1．2．2計算機(jī)系統(tǒng)抽象層次

1．3數(shù)字邏輯及數(shù)字電路

1．3．1數(shù)字邏輯及應(yīng)用

1．3．2數(shù)字電路及電路設(shè)計

1．3．3仿真軟件及硬件描述語言

習(xí)題1

第2章數(shù)制與編碼

2．1計數(shù)體制

2．1．1十進(jìn)制數(shù)

2．1．2二進(jìn)制數(shù)

2．1．3八進(jìn)制數(shù)和十六進(jìn)制數(shù)

2．1．4數(shù)制的轉(zhuǎn)換

2．2帶符號數(shù)的代碼表示

2．2．1機(jī)器數(shù)與真值

2．2．2原碼

2．2．3反碼

2．2．4補(bǔ)碼

2．2．5機(jī)器數(shù)的加減運(yùn)算

2．2．6十進(jìn)制的補(bǔ)數(shù)

2．3數(shù)的定點(diǎn)表示與浮點(diǎn)表示

2．3．1數(shù)的定點(diǎn)表示法

2．3．2數(shù)的浮點(diǎn)表示法

2．4數(shù)碼與字符的代碼表示

2．4．1十進(jìn)制數(shù)的二進(jìn)制編碼(BCD碼)

2．4．2可靠性編碼

2．4．3字符編碼及字符集

習(xí)題2

第3章邏輯代數(shù)基礎(chǔ)

3．1邏輯代數(shù)的基本概念

3．1．1邏輯變量與邏輯函數(shù)

3．1．2基本邏輯運(yùn)算及基本邏輯門

3．2邏輯代數(shù)的公理、定理及規(guī)則

3．2．1邏輯代數(shù)的公理和基本定理

3．2．2邏輯代數(shù)的基本規(guī)則

3．3邏輯函數(shù)的表示方法

3．3．1邏輯函數(shù)的基本形式

3．3．2邏輯函數(shù)的標(biāo)準(zhǔn)形式

3．3．3邏輯函數(shù)表達(dá)式的轉(zhuǎn)換

3．4邏輯函數(shù)的化簡

3．4．1公式法化簡

3．4．2卡諾圖法化簡

3．4．3具有無關(guān)項的邏輯函數(shù)及其化簡

習(xí)題3

第4章邏輯門電路

4．1概述

4．2半導(dǎo)體管的開關(guān)特性

4．2．1半導(dǎo)體基礎(chǔ)

4．2．2PN結(jié)及其特性

4．2．3晶體二極管開關(guān)特性

4．2．4晶體三極管開關(guān)特性

4．2．5MOS管的開關(guān)特性

4．3分離元件邏輯門電路

4．3．1與門電路

4．3．2或門電路

4．3．3非門電路

4．3．4與非門電路

4．3．5或非門電路

4．4TTL門電路

4．4．1TTL與非門的電路結(jié)構(gòu)及工作原理

4．4．2TTL與非門的電壓傳輸特性及抗干擾能力

4．4．3TTL與非門的輸入特性和輸出特性

4．4．4TTL與非門的動態(tài)特性

4．5其他類型的TTL門電路

4．5．1集電極開路門(OC門)

4．5．2三態(tài)門(TS門、三種狀態(tài)輸出門)

4．6CMOS門電路

4．6．1CMOS反相器

4．6．2CMOS與非門

4．6．3CMOS或非門

4．6．4CMOS三態(tài)門

4．6．5CMOS傳輸門及雙向模擬開關(guān)

4．7數(shù)字邏輯電路符號及集成電路的正確使用

4．7．1邏輯電路符號

4．7．2TTL電路的正確使用

4．7．3CMOS電路的正確使用

習(xí)題4

第5章組合邏輯電路

5．1組合邏輯電路的特點(diǎn)

5．2組合邏輯電路的分析與設(shè)計

5．2．1分析方法

5．2．2設(shè)計方法

5．3編碼器

5．3．1二進(jìn)制編碼器

5．3．2二�彩�進(jìn)制編碼器

5．3．3優(yōu)先編碼器

5．4譯碼器

5．4．1二進(jìn)制譯碼器

5．4．2二�彩�進(jìn)制譯碼器

5．4．3顯示譯碼器

5．5數(shù)據(jù)分配器與數(shù)據(jù)選擇器

5．5．1數(shù)據(jù)分配器

5．5．2數(shù)據(jù)選擇器

5．6加法器

5．6．1一位加法器

5．6．2串行進(jìn)位加法器

5．6．3超前進(jìn)位加法器

5．7數(shù)值比較器

5．7．1一位數(shù)值比較器

5．7．2四位數(shù)值比較器

5．8奇偶校驗(yàn)器

5．9利用中規(guī)模集成電路進(jìn)行組合電路設(shè)計

5．10組合邏輯電路的競爭與冒險

習(xí)題5

第6章集成觸發(fā)器

6．1基本R�睸觸發(fā)器

6．1．1基本R�睸觸發(fā)器結(jié)構(gòu)

6．1．2觸發(fā)器的功能描述方法

6．2電平觸發(fā)式觸發(fā)器

6．2．1電平觸發(fā)式R�睸觸發(fā)器

6．2．2電平觸發(fā)式D觸發(fā)器

6．2．3電平觸發(fā)式J�睰觸發(fā)器

6．2．4電平觸發(fā)式T觸發(fā)器

6．3主從觸發(fā)式觸發(fā)器

6．3．1主從R�睸觸發(fā)器

6．3．2主從J�睰觸發(fā)器

6．4邊沿觸發(fā)式觸發(fā)器

6．4．1利用傳輸延遲的邊沿觸發(fā)器

6．4．2維持�沧枞鸇觸發(fā)器

6．5觸發(fā)器邏輯功能的轉(zhuǎn)換

6．5．1由D觸發(fā)器到其他功能觸發(fā)器的轉(zhuǎn)換

6．5．2由J�睰觸發(fā)器到其他功能觸發(fā)器的轉(zhuǎn)換

習(xí)題6

第7章同步時序邏輯電路

7．1時序邏輯電路的特點(diǎn)和描述方法

7．1．1時序邏輯電路的特點(diǎn)

7．1．2時序邏輯電路的表示方法

7．2同步時序邏輯電路的分析

7．3寄存器

7．3．1數(shù)碼寄存器

7．3．2移位寄存器

7．4計數(shù)器

7．4．1二進(jìn)制計數(shù)器

7．4．2十進(jìn)制計數(shù)器

7．5同步時序邏輯電路的設(shè)計

7．5．1設(shè)計方法與步驟

7．5．2原始狀態(tài)圖和原始狀態(tài)表

7．5．3狀態(tài)化簡

7．5．4狀態(tài)分配

7．5．5同步時序邏輯電路設(shè)計舉例

習(xí)題7

第8章異步時序邏輯電路

8．1脈沖異步時序邏輯電路的分析

8．1．1脈沖異步時序邏輯電路的特點(diǎn)

8．1．2脈沖異步時序邏輯電路的分析步驟及舉例

8．2脈沖異步時序邏輯電路的設(shè)計

8．2．1脈沖異步時序邏輯電路設(shè)計的特點(diǎn)

8．2．2脈沖異步時序邏輯電路的設(shè)計步驟及舉例

8．3電平異步時序電路的分析

8．3．1電平異步時序電路的特點(diǎn)

8．3．2電平異步時序電路的分析步驟及舉例

8．4電平異步時序電路的設(shè)計

8．5異步時序電路中的競爭與冒險

8．5．1異步時序電路中的非臨界競爭、臨界競爭和時序冒險

8．5．2異步時序電路中時序冒險的消除

8．5．3電平異步時序電路的本質(zhì)冒險

習(xí)題8

第9章電路設(shè)計的仿真實(shí)現(xiàn)

9．1Logisim基礎(chǔ)

9．2Logisim組件

9．2．1布線

9．2．2邏輯門組件

9．2．3其他組件

9．3Logisim簡單應(yīng)用

9．3．1Logisim庫文件

9．3．2電路的仿真實(shí)現(xiàn)

9．4Logisim電路設(shè)計

9．4．1組合邏輯電路

9．4．2組合邏輯電路設(shè)計

9．4．3時序邏輯電路的分析與設(shè)計

習(xí)題9

第10章Verilog電路設(shè)計

10．1硬件語言與Verilog

10．1．1Verilog語法基礎(chǔ)

10．1．2邏輯電路的結(jié)構(gòu)化

10．1．3代碼書寫的規(guī)則

10．2Verilog基礎(chǔ)語法

10．2．1信號的值、數(shù)字和參數(shù)

10．2．2操作符

10．2．3Verilog模塊

10．2．4Verilog的并行語句

10．2．5過程語句

10．2．6調(diào)試任務(wù)與testbench

10．2．7編譯指令

10．3Verilog設(shè)計練習(xí)

10．3．1基礎(chǔ)練習(xí)

10．3．2同步時序邏輯綜合練習(xí)

習(xí)題10